DOCSIS 3.1规范，使一些基于5G构建的定位功能沦为有可能。此次发布的是第二代和第三代产品，其中第二代芯片是第一代的微调强化版本，构建四核Cortex A53和具有可编程模块的双核Cortex A5 CPU，覆盖面积5GHz频带，使中国和日本市场需要较慢启动部署。第三代产品仍用于类似于的底层硬件，但对ADC和DAC展开了升级，在有所不同的时钟域上需要反对6GHz，同时还提升了可编程模块的运营频率，以给定6GHz带给的额外DSP市场需求和14bit处置精度，且在外部时钟生成器模式下，整个设计所须要的时钟生成器数量也从4个增加至1个。

Xilinx回应，在传统设计方式中所面对的一个问题是，RF取样线性DSP和数字前端之间的模块是为JESD204标准，在16x16天线解决方案中，这个标准接口在320Gb/s比特率下功耗大约为8W，这在分析800MHz高频频谱时是一个相当大的功率消耗。而第三代RFSoC产品通过将数字与仿真组件构建在一起，该模块可以更加较低的功耗构建更高的传输比特率。这将减少TDD模式的功耗，并获取原始的多波段/多标准反对，其构建的仿真/数字解决方案也有助拓展mmWave的中频构建。

Xilinx声明，容许一级供应商将他们的自定义可编程IP与RF一起用于，而二级供应商可以用于他们自己的或相同的IP解决方案。通过该设计，Xilinx可以将RF市场加到到其产品组合中。第二代和第三代RFSoC都将与第一代硬件相容，第二代RFSoC的工程样品现可供选择的客户用于，预计2019年6月全面生产，而第三代RFSoC将于2019年下半年展开取样，并于2020年第三季度投产，该部分将覆盖面积一个芯片中所有并未许可的亚6GHz频段。

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